募集要項

募集背景

新規

仕事内容

高速インターフェースの回路設計開発，アーキテクト

（１）SerDes用のアナログフロントエンド回路の設計、レイアウト設計
（２）高速IF LSI用の各種要素回路の設計、レイアウト設計
（３）物理層(電気および論理)の通信規格の測定、評価
（４）高速I/Fのパッケージ，基板(PCB)　の設計、評価
（５）通信IF LSIのテスト

ポジション

SERDES PHY Designer

応募条件

■求める経験
・半導体設計経験
・Serdes設計開発経験者

必要スキル

■求める英語レベル詳細
ビジネスレベル、　海外のエンジニアとのコミュニケーションの為。

求める人物像

新たなことにチャレンジする意欲のある方

雇用形態

正社員

転勤

無

勤務地

新横浜、（京都、東京、Home Office　希望による）

勤務時間

9:00~17:00

年収

1,200万円～1,500万円

休日休暇

週休2日（土日）、祝日休、夏休み、年末年始休

事業概要

事業概要

半導体設計開発

担当コンサルタント

類似求人

• 求人番号：131976

  企業名非公開

  54458 Sr Mgr, Test Engineering　（ラインマネジャー）

  業種

  半導体メーカー

  職種

  設計開発、半導体設計、生産技術、プロセス開発

  年収

  900万円～1,100万円

  勤務地

  東京都

  上場企業

  大手企業

  管理職・マネージャー

  英語力が必要

  土日祝休み

  仕事内容：

  ・新製品開発におけるテストエンジニアのチームを管理し、リードする
  （コンセプトからテスト計画、HW設計、SW開発、認定、サンプリング、検証、生産リリースまで）
  ・最新のATEプラットフォームに関する豊富な知識/テストコスト削減技術に関する実務
  ・テストコスト削減目標を達成するための革新的な改善でチームを導く
  ・チーム内の技術革新とプロセス改善を推進
  ・チーム内の人材育成を推進する
  ・クロスファンクション開発チームとの成果物の整合性の確保
  
  

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• 求人番号：71594

  半導体専業ICファンドリーメーカー

  最大手ファンダリー/デザインセンター スタンダードセル デザインエンジニア/テック マネジャーを募集します。

  業種

  半導体メーカー

  職種

  設計開発、半導体設計

  年収

  700万円～1,200万円

  勤務地

  神奈川県

  仕事内容：

  -　スタンダードセル回路の定義、　スケマテック、レイアウト及び検証からデザインの作成
  -　業界標準のシミレーションツール（例えばHspice, Spectre）を用いてのディープサブミクロンCMOSテクノロジーのスケマテックデザインの実施。
  -　TSMCテクノロジーのベストPPA （Power、Performance、Area：消費電力、性能、チップ面積）に到達するように回路の最適化を行う。
  -　リーディング・テック・ノードの為の回路パスファインディングとイノベーション
  -　IoTアプリケーションの為のサブ・スレッシュホールド・ボルテージ回路デザイン
  -　レイアウトエンジニアと共同でスピード、パワー及びEMIRのアーチテクチャー最適化を行う.
  
  
  - Define standard cell circuit requirement and complete design from schematic, layout and verification.
  - Conduct schematic design of deep-submicron CMOS technologies using industrial standard simulation tool, such as Hspice and/or Spectre.
  - Optimize circuit to achieve best PPA for TSMC technology
  - Path finding and innovation of circuit design for leading edge tech nodes
  - Sub threshold voltage circuit design for IoT application.
  - Co-work with layout engineer to define architecture optimized for speed, power, and EMIR.
  
  
  

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• 求人番号：71597

  半導体専業ICファンドリーメーカー

  最大手ファンダリーのMemory Design Engineer and Managerを募集します。

  業種

  半導体メーカー

  職種

  設計開発、半導体設計

  年収

  700万円～1,200万円

  勤務地

  神奈川県

  仕事内容：

  ＊SRAM architecture design
  ＊Read and write critical path design and analysis
  ＊Design of key building blocks (sensing, analog, high voltage, DFT)
  ＊Chip-level design verification
  ＊Embedded non-volatile memory compiler and productization
  ＊Co-work with product/reliability engineer on silicon characterization and reliability qualification
  

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• 求人番号：71598

  半導体専業ICファンドリーメーカー

  最大手ファンダリー/デザインセンター スタンダードセル キャラクタライゼーション エンジニア/テック マネジャーを募集します。

  業種

  半導体メーカー

  職種

  設計開発、半導体設計

  年収

  700万円～1,200万円

  勤務地

  神奈川県

  仕事内容：

  - 最先端テクノロジーに対するスタンダードセル　キャラクタライゼーション手法の
  　定義と実現
  -新規セル及び新たなキャラクタライゼーションのパスファインディングとイノベーション
  
  - IoTアプリケーションに対するサブ・スレッシュホールド・ボルテージ　キャラクタライゼーションの定義
  -最先端の顧客要求に合うような最高クラスのライブラリーキャラクタライゼーション　フローの開発
  -EDAツールベンダーとコミュニケーションをとりプロダクションで発見された問題の解決を行う
  
  
  - Define and implement standard cell characterization methodology for leading edge technology.
  - Path finding and innovation of new cell and/or new feature characterization
  - Define sub threshold voltage characterization for IoT application.
  - Develop best-in-class library characterization production flow to meet advanced customers’ requirement.
  - Communication with EDA tool vendor to resolve issues found in production.
  
  
  
  

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• 求人番号：71601

  半導体専業ICファンドリーメーカー

  最大手ファンダリーの レイアウト エンジニア/マネジャーを募集します。

  業種

  半導体メーカー

  職種

  設計開発、半導体設計

  年収

  700万円～1,200万円

  勤務地

  神奈川県

  仕事内容：

  -RDR（リストリクテッド・デザイン・ルール）デザインルールのオプティマイゼーション
  -最先端テクノロジーのスタンダードセル/IOライブラリー、メモリー及びアナログIPの開発
  -　メモリーIP、コンパイラー、テストビークルの開発
  -　スタンダードセル/IOライブラリー、アナログIPの開発
  -　エリアとパフォーマンスのデザインルール　トレードオフの提供
  -　エリアに於けるRDRインパクト低減の為のスタンダードセル/IOライブラリー、メモリー、アナログIPのレイアウトソリューションの発見
  
  
  * RDR design rules optimization.
  * Develop Standard Cell/IO Library Memory and Analog IPs in advanced technology.
  * Develop Memory IPs, Compiler and Test Vehicle.
  * Develop Standard Cell/IO Library and Analog. IPs
  * Provide design rules trade-off on area and performance.
  * Find layout solution for Standard Cell/IO Library Memory and Analog IPs to reduce RDR impact on area.
  
  

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