募集要項

募集背景

#新型コロナ禍でも積極採用中

仕事内容

-　スタンダードセル回路の定義、　スケマテック、レイアウト及び検証からデザインの作成
-　業界標準のシミレーションツール（例えばHspice, Spectre）を用いてのディープサブミクロンCMOSテクノロジーのスケマテックデザインの実施。
-　TSMCテクノロジーのベストPPA （Power、Performance、Area：消費電力、性能、チップ面積）に到達するように回路の最適化を行う。
-　リーディング・テック・ノードの為の回路パスファインディングとイノベーション
-　IoTアプリケーションの為のサブ・スレッシュホールド・ボルテージ回路デザイン
-　レイアウトエンジニアと共同でスピード、パワー及びEMIRのアーチテクチャー最適化を行う.


- Define standard cell circuit requirement and complete design from schematic, layout and verification.
- Conduct schematic design of deep-submicron CMOS technologies using industrial standard simulation tool, such as Hspice and/or Spectre.
- Optimize circuit to achieve best PPA for TSMC technology
- Path finding and innovation of circuit design for leading edge tech nodes
- Sub threshold voltage circuit design for IoT application.
- Co-work with layout engineer to define architecture optimized for speed, power, and EMIR.

ポジション

最大手ファンダリー/デザインセンター　スタンダードセル　デザインエンジニア/テック　マネジャー　St

応募条件

■求める学歴
大学卒以上
■求める経験
-　学士　10年以上の経験/修士　3年以上の経験/博士　関連分野での経験
-　回路デザイン経験
-　CMOS回路の深い理解、異なるテクノロジーノードのデバイス動作をベースとした回路最適化の能力
-　CADツール経験（Virtuoso, Hspice, Spectre　等）、Perl, Python使用経験尚可
-　英語力（読み書き、会話）尚可



- BCH degree with 10+ years of experiences / MST degree with 3+ years of experience / PhD degree in relevant field.
- Demonstrable work experience in a similar circuit design role.
- In-depth understanding of CMOS circuit robustness and weakness. Capable of circuit optimization based on device behavior of different technology nodes.
- Hands-on experience of CAD tools, such as Virtuoso, Hspice, Spectre. Familiar with Perl and/or Python is a plus.
- Strong written and oral communication skills in English is a plus.


■マネジメント経験
不要

雇用形態

正社員

転勤

無

勤務地

神奈川県横浜市

年収

700万円～1,200万円

休日休暇

週休2日（土日）、祝日休、夏休み、年末年始休

担当者メッセージ

ビジネス好調な世界最大手のファンダリーでご活躍頂けます。

管理コード

担当コンサルタント

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