求人番号:71588

半導体専業ICファンドリーメーカー

最大手ファンダリーのPhysical Design Manager & Engineer (ASIC/SoC Place & Route) を募集します。

業種
半導体メーカー
職種
設計開発
年収
700万円~1,200万円
勤務地
神奈川県

募集要項

仕事内容
Responsibilities:
*Perform the following:
- Chip/Block level floorplan,
- Clock tree synthesis,
- Place & Route,
- RC extraction,
- STA, timing closure,
- IR/EM analysis and fix,
- DRC/LVS/ERC analysis and fix,
- Tape-out sign off.
- Customer on-site support.
ポジション
最大手ファンダリーのPhysical Design Manager & Engineer (ASIC
応募条件
■求める学歴
大学卒以上
■求める経験
Requirements:
*Education:
- Bachelor/Master’s degree in Electrical Engineering or Computer Science.
*5-15 years Netlist (or RTL)-GDS physical implementation experience.
*Language: Proficiency in English is basic requirement. Proficiency in Chinese is a plus.
*In depth knowledge of major EDA tools/design flows.
*Experience with TSMC N16 or below technology.
*Experience in block level implementation, chip integration and signoff.
*Experience in Perl/TCL language programming.
*Proven record in multi-million gate design production tapeouts.

*Experience in any of the following is a plus:
- FinFet Design
- TSMC N7 and below technology.
- Low-power implementation methodology.
- Advanced timing signoff methodology.
- Independently complete Netlist-GDS P&R, signoff task.


■マネジメント経験
不要
必要スキル
■求める英語レベル詳細
ビジネスレベル
■他の言語スキル
中国語尚可
求める人物像
*Personal Attributes:
- Aggressive in learning and problem-solving.
- Good communication skill and a good team player.
- Strong project ownership and commitment.
- Self-motivated and can work independently.
雇用形態
正社員
転勤
勤務地
神奈川県横浜市
年収
700万円~1,200万円
休日休暇
週休2日(土日)、祝日休、夏休み、年末年始休
担当者メッセージ
ビジネス好調な世界最大手のファンダリーでご活躍頂けます。

管理コード

類似求人

保存した検索条件

求人検索

職種
業種
勤務地
希望年収
  • 円以上

  • 円以下

{{e}}

担当コンサルタント
こだわり条件
フリーワード

{{e}}

この条件の求人件数:

転職支援サービスへの登録、利用はすべて無料

キャリア相談もお気軽にご相談ください。

無料転職支援を申し込む