設計開発 または プロセス開発 を含む転職求人一覧
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- 年収
- 700万円～1,200万円
- 勤務地
- 神奈川県
- 仕事内容：
- ＊SRAM architecture design
＊Read and write critical path design and analysis
＊Design of key building blocks (sensing, analog, high voltage, DFT)
＊Chip-level design verification
＊Embedded non-volatile memory compiler and productization
＊Co-work with product/reliability engineer on silicon characterization and reliability qualification
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- 年収
- 700万円～1,200万円
- 勤務地
- 神奈川県
- 仕事内容：
- - 最先端テクノロジーに対するスタンダードセル キャラクタライゼーション手法の
定義と実現
-新規セル及び新たなキャラクタライゼーションのパスファインディングとイノベーション
- IoTアプリケーションに対するサブ・スレッシュホールド・ボルテージ キャラクタライゼーションの定義
-最先端の顧客要求に合うような最高クラスのライブラリーキャラクタライゼーション フローの開発
-EDAツールベンダーとコミュニケーションをとりプロダクションで発見された問題の解決を行う
- Define and implement standard cell characterization methodology for leading edge technology.
- Path finding and innovation of new cell and/or new feature characterization
- Define sub threshold voltage characterization for IoT application.
- Develop best-in-class library characterization production flow to meet advanced customers’ requirement.
- Communication with EDA tool vendor to resolve issues found in production.
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- 年収
- 700万円～1,200万円
- 勤務地
- 神奈川県
- 仕事内容：
- -RDR（リストリクテッド・デザイン・ルール）デザインルールのオプティマイゼーション
-最先端テクノロジーのスタンダードセル/IOライブラリー、メモリー及びアナログIPの開発
- メモリーIP、コンパイラー、テストビークルの開発
- スタンダードセル/IOライブラリー、アナログIPの開発
- エリアとパフォーマンスのデザインルール トレードオフの提供
- エリアに於けるRDRインパクト低減の為のスタンダードセル/IOライブラリー、メモリー、アナログIPのレイアウトソリューションの発見
* RDR design rules optimization.
* Develop Standard Cell/IO Library Memory and Analog IPs in advanced technology.
* Develop Memory IPs, Compiler and Test Vehicle.
* Develop Standard Cell/IO Library and Analog. IPs
* Provide design rules trade-off on area and performance.
* Find layout solution for Standard Cell/IO Library Memory and Analog IPs to reduce RDR impact on area.
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外資系企業
大手企業
海外出張
英語力が必要
土日祝休み
- 仕事内容：
- Backend design of MCU products for automobiles (40nm process or smaller process)
Layout (Placement of I/Os and IPs based on the timing, PV rule, and IP placement request. Routing the analog and power signal manually.)
P&R (Place and route with optimization for the timing and routability, and CTS)
・ STA, Timing ECO (Analyze STA results and create an ECO card to improve the timing results.)
・ Power analysis (current consumption calculation, IR-drop/DVD analysis)
・ Physical verification
・ DFT (Circuit creation, ATPG, SCAN verification)
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- 年収
- 800万円～1,500万円
- 勤務地
- 神奈川県
外資系企業
上場企業
大手企業
英語力が必要
転勤なし
