募集要項
- 募集背景
- ビジネス拡張の為
- 仕事内容
- ケイデンスのA/MS IC設計ツールに関する顧客サポートおよびコンサルティング業務
主な担当製品：Virtuoso Layout Suite (VSL)
- ポジション
- アナログ/ミックスシグナル(A/MS)IC設計ソフトウェア担当アプリケーション・エンジニア
- 応募条件
-
■求める経験
? 応募資格
? 電気・電子を専攻した方、またはそれに準じる経験、知識をお持ちの方で、新しい事に意欲的にチャレンジ出来る方。
? 学部卒で職務経験が無い場合（新卒・第２新卒）、アソシエイトレベルでの採用有り。英語については意欲があれば初級でも可。
? 経験/スキル
? 学校卒業後5年以上のA/MS ICのレイアウト設計検証の知識や経験のある方
? デザインルール、回路―レイアウト照合(LVS)、寄生素子抽出に関する経験のある方
? SPICE シミュレーションやミックスシグナルシミュレーションの経験のある方
? エレクトロマイグレーションやIRドロップ解析の経験のある方
? シグナル・インテグリティやパワー・インテグリティ解析の経験のある方
? IC回路やPCB／パッケージの熱解析の知識や経験のある方
? プログラミングの経験のある方：Perl, Tcl, Python, SKILL等
? 種々の分野のメンバーや顧客とのコミュニケーションが可能な方
? 英語でのメールのやり取り及び英語での技術的会話に支障がない事
? 日本語でのコミュニケーションに問題ない事。英語や中国語が可能であれば尚可。
? Verilog-A/Verilog-AMS/SystemVerilog Realのモデリング経験があれば尚可。
? 16nm以下の微細化プロセスの知識やDFM, IC製造業務に携わった経験があれば尚可
? アナログ設計ツールサポート経験3年以上。VirtuosoやSpectreの使用経験があれば尚可。
■マネジメント経験
不要
- 必要スキル
-
■必要スキル
? 経験/スキル
? 学校卒業後5年以上のA/MS ICのレイアウト設計検証の知識や経験のある方
? デザインルール、回路―レイアウト照合(LVS)、寄生素子抽出に関する経験のある方
? SPICE シミュレーションやミックスシグナルシミュレーションの経験のある方
? エレクトロマイグレーションやIRドロップ解析の経験のある方
? シグナル・インテグリティやパワー・インテグリティ解析の経験のある方
? IC回路やPCB／パッケージの熱解析の知識や経験のある方
? プログラミングの経験のある方：Perl, Tcl, Python, SKILL等
? 種々の分野のメンバーや顧客とのコミュニケーションが可能な方
? 英語でのメールのやり取り及び英語での技術的会話に支障がない事
? 日本語でのコミュニケーションに問題ない事。英語や中国語が可能であれば尚可。
? Verilog-A/Verilog-AMS/SystemVerilog Realのモデリング経験があれば尚可。
? 16nm以下の微細化プロセスの知識やDFM, IC製造業務に携わった経験があれば尚可
? アナログ設計ツールサポート経験3年以上。VirtuosoやSpectreの使用経験があれば尚可。
- 雇用形態
-
正社員
- 勤務地
-
神奈川県横浜市
- 年収
-
500万円～750万円
